如何在FPGA设计环境中加入时序约束？

　　做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入

　　通常，需要对这几种路径分别进行约束，以便使设计工具能获得最优化的结果。下面对这几种路径分别进行讨论。

　　这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能确保系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：input delay. 约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk. Tco的参数常常要查外部芯片的数据手册。计算公式：input delay = Tco+Tpd+Tsu-Tclk. FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同，这个参数也不同。Tpd和Tclk应该要依据电路板实际的参数来计算。通常，每10cm的线ns来计算. 例如：系统时钟100MHz,电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tco 3ns, FPGA的Tsu为0.2ns. 那么输入延迟的值：max Input delay = 2+3+0.2-1.7=3.5ns. 这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线)寄存器到寄存器：

　　这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才可以确保信号被可靠的传递。由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还能够使用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还能够最终靠设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。

　　这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。约束的名称:output delay,约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk.Tsu的参数常常要查外部芯片的数据手册。计算公式：output delay = Tsu+Tpd-Tclk.例如：系统时钟100MHz,电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tsu 1ns, 输出延迟的值：max output delay = 1+2-1.7=1.3ns . 这个参数的含义是指让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线)从输入端口到输出端口：

　　这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件，需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。在Synplifypro和Precision中都有相应的约束来处理这种路径。

　　关于输入输出延迟的一些参数，如果要把这些参数和xilinx的软件结合起来，也不是一件容易的事情。以前似乎大家也不太看重约束条件的设定，大多时候都是无论如何先上板，然后通过signaltap和Chipscope来调。当FPGA规模大了之后，布线一次都需要很久，这种方法的弊端就越来越严重。实际上可以借鉴

　　，时序分析，后仿真来处理问题，尽可能的避免在FPGA电路板上来调试。altera最先意识到这一点，它采用了Synopsys的SDC格式。SDC的格式也得到了逻辑综合器的支持。而且设定方法非常容易掌握。这个帖子会详细讨论一下这种格式的约束设定方法。时钟的设定方法：时钟要分成两种，一种是从端口上直接输入的时钟，另一种是在FPGA内部产生的时钟。内部产生的时钟又要分成两种，从锁相环出来的（包括altera的PLL和Xilinx的DLL)和从逻辑单元出来的，例如一般的计数器分频就是这样的一种情况。从锁相环出来的时钟能够最终靠端口直接加，因为一般的综合工具和布线工具都能够自动的把端口的时钟约束传递到锁相环，并且根据锁相环的倍频关系自动施加到下一级。而从逻辑单元出来的就需要单独对其进行约束。在SDC格式中，创建时钟的命令 create_clock, 后面要带3个参数：name ,period, wavef

　　m. name的含义是指创建这个时钟约束的名字，而不是时钟本身的名字。要把这个约束和时钟信号关联起来，还需要在后面加些东西。period的单位缺省是ns. waveform是用来指定占空比。除了这三个参数以外，常常还要加 get_ports的命令，来指定时钟的输入端口。下面的例子是一个较为完整的设定时钟的例子：

　　如果是利用内部锁相环分频出来很多其他时钟的约束,可以不再另外施加其他约束，逻辑综合器和布线器都能根据锁相环的参数自动计算。如果是利用内部的逻辑单元分频出来的信号，则必须利用get_registe

　　在高速的系统中，对时钟的描述可能会要求的更多，更加细致。例如，会要求对时钟的抖动和时钟的延迟进行描述。在SDC的文件格式中，能够最终靠两个命令来描述：set_clock_uncert

　　时钟的抖动要稍微复杂一些。因为这个值不但会影响到对Tsu的分析，也会影响到对Thold的分析。因此，采用set_clock_uncertainty的参数要多一些。如果要理解这个命令对系统时序分析的影响，就需要对altera的延时计算的概念需要做更多的说明。

　　对于set_clock_uncertainty的情况，就稍微复杂一些。因为set_clock_uncertainty的值既影响建立时间的计算，也影响保持时间的计算，因此，需要在设定时分别指明：

　　前面的内容里面提供了计算输入输出延迟的计算方式。输出延迟的命令是set_output_delay. 有几个参数要加：参考时钟，最大最小值，和端口的名称。如下面的例子中描述。

　　对一些特殊的设计的基本要求，例如不关心的数据传递路径和多拍的路径，还要增加false path 和 Multicycle的设定。这两个约束最简单，容易设定，但是最重要。如果设定的不好，系统性能会大打折扣。false path是指在时序分析中不考虑其延迟计算的路径。例如有些跨越时钟域的电路等。设定的方法：

　　第一条命令是设定了从时钟域clkA到时钟域clkB的所有路径都为false path。第二条命令设定了从 regA到regB的路径为false path。这两种路径在做时序分析时都会被忽略。multicycle的设定和false path的设定方法差不多。

　　为了让逻辑综合器和布局布线器可以依据时序的约束条件找到真正需要优化的路径，我们还需要对时序报告做多元化的分析，结合逻辑综合器的时序报告，布线器的时序报告，通过一系列分析，能够准确的看出是否芯片的潜能已经被完全挖掘出来